尽管当今的高性能FPGA具有专用硬件来实现乘累加(MAC)等数字信号处理（DSP）算法基本构建模块，但设计人员还需要在寄存器传送级(RTL)上加速算法的实现。那么，如何才能从ANSI C++建模算法迅速转换到运行在FPGA硬件中的RTL呢？本文告诉你。
Stratix III FPGA芯片图。
StratixIV FPGA芯片图。
在本文第三部分的讨论中，我们讨论了如何选择调度所需要的运算以满足时钟频率约束，以及如何采用高级综合资源约束来减小后端走线延时。在接下来的第四部分讨论中，我们将讨论Stratix III FPGA的主要技术优势。
库在相配合的硬件中运行时才能发挥作用，Altera新的Stratix III系列高端FPGA提供可配置逻辑架构，是世界上性能最好、容量最大的FPGA，而且功耗非常低。WiMAX、3GPP WCDMA、H.26?视频压缩、医疗成像和HDTV等很多复杂的系统都使用先进的DSP技术，需要进行大量的数?运算。Stratix III器件非常适合这些系统应用，其DSP模块含有进行乘法、加法、减法、累加、求和以及动态移位操作等多种专用单元，设计人员可以配置这些单元来构建复杂的定点和浮点算术函数。然后，这些函数很容易实现计算量更大的子系统，例如上述系统中常用的FIR滤波器、复数FIR滤波器、有限冲击响应(IIR)滤波器、快速傅立叶变换(FFT)以及离散余弦变换(DCT)等。
每一Stratix III器件都有2到7列DSP模块，适合实现流水线算法。当采用Catapult C等合适的工具时，性能可以达到6.5 GMAC至270 GMAC，比高端DSP处理器高60倍。
在接下来的第五部分讨论中，我们将介绍Altera加速库函数以及如何使用这些加速库函数重新编写FIR源代码，敬请留意。